コラム「デバイス通信」を更新。「代表的な半導体パッケージの組み立て工程」

EETimes Japan様から頂いておりますコラム「デバイス通信」を続けて更新しました。

eetimes.jp

「2019年度版　実装技術ロードマップ」を完成報告会のスライドとロードマップ本体から紹介するシリーズです。
第27回となります。

今回から、半導体パッケージの組み立てプロセス技術を扱います。

始めは代表的なパッケージの組み立て工程を説明しております。
QFN（Quad Flat Non-leaded package）、FBGA（Fine-pitch BGA）／BGA（Ball Grid Array）、WL-CSP（Wafer Level-Chip Scale Package）、FO-WLP（Fan Out-Wafer Level Package）の組み立て工程を図解しています。

お手すきのときにでも、記事をながめていただけるとうれしいです。