EETimes Japan様から頂いておりますコラム「デバイス通信」を更新しました。
「2019年度版 実装技術ロードマップ」を完成報告会のスライドとロードマップ本体から紹介するシリーズです。
第29回となります。
前々回から、半導体パッケージの組み立てプロセス技術を扱っています。
今回は、微細配線が可能なFO-WLPの組み立て工程を紹介しております。
熱膨張係数を調整した支持ウエハーによって反りを抑えることで、微細配線を可能にしています。
1000ピンを超える入出力端子を収容できるパッケージング技術です。
お手すきのときにでも、記事を眺めていただけるとうれしいです。
