Electronics Pick-up by Akira Fukuda

日本で2番目に(?)半導体技術に詳しいライターのブログ

コラム「デバイス通信」を更新。「次々世代のトランジスタ「シーケンシャルCFET」の課題」

EETimes Japan様から頂いておりますコラム「デバイス通信」を更新しました。

新シリーズ「 imecが語る3nm以降のCMOS技術」の第16回となります。

eetimes.itmedia.co.jp

前回に続いてシーケンシャルCFETの製造プロセスを扱っています。
今回はトップ側の製造プロセスにおける温度条件(最高で550℃が望ましい)がテーマです。

トップ側のプロセス温度が高いと、ボトム側のデバイスが劣化してしまう。これを防ぐためにプロセス温度を下げなければならない。


詳しくは記事をお読みいただけるとうれしいです。

コラム「デバイス通信」を更新。「次々世代のトランジスタ「シーケンシャルCFET」の製造プロセス」

EETimes Japan様から頂いておりますコラム「デバイス通信」を更新しました。

新シリーズ「 imecが語る3nm以降のCMOS技術」の第15回となります。


eetimes.itmedia.co.jp


コンプリメンタリFET(CFET)の製造プロセスの続きです。
シーケンシャルCFETの課題(ウエハー貼り合わせ界面における欠陥の発生)を扱っております。

お手すきのときにでも、記事を眺めていただけるとうれしいです。

コラム「セミコン業界最前線」を久々に更新。「キオクシアがNANDフラッシュで6ビット/セルの超多値記憶を確認」

PC Watch様から頂いておりますコラム「セミコン業界最前線」を更新しました。

ここのところ、新しいコラムを開発しておりまして。コラム開発の膨大な時間がかかってしまい、「セミコン業界・・・」の記事に取りかかれずにおりました。

pc.watch.impress.co.jp

3D NANDフラッシュメモリの高密度化を支える重要な技術「多値記憶」の新たなブレークスルーです。

5bit/セルが製品化していない段階であるにもかかわらず、キオクシアが6bit/セルの動作に成功しました。

といってもこれには仕掛けがあるのですが。

詳しくは記事をお読みいただけると、うれしいです。

コラム「デバイス通信」を更新。「次々世代のトランジスタ「モノリシックCFET」の製造プロセス」

EETimes Japan様から頂いておりますコラム「デバイス通信」を更新しました。

新シリーズ「 imecが語る3nm以降のCMOS技術」の第14回となります。


eetimes.itmedia.co.jp


CFETの製造プロセスを扱っております。最初はモノリシック構造です。


お手すきのときにでも、記事をおよみいただけるとうれしいです。

コラム「デバイス通信」を更新。「次々世代のトランジスタ技術「コンプリメンタリFET」の構造と種類」

EETimes Japan様から頂いておりますコラム「デバイス通信」を更新しました。

新シリーズ「 imecが語る3nm以降のCMOS技術」の第13回となります。


eetimes.itmedia.co.jp


次々世代のトランジスタ技術「CFET」の構造をまず説明しています。それから、作り方(製造方法)として、モノリシックとシーケンシャルの2通りの方法があることと、それぞれの概要を述べております。

詳しくは記事をお読みいただけるとうれしいです。

コラム「デバイス通信」を更新。「コンプリメンタリFET(CFET)でCMOS基本セルの高さを半分に減らす」

EETimes Japan様から頂いておりますコラム「デバイス通信」を更新しました。

新シリーズ「 imecが語る3nm以降のCMOS技術」の第12回となります。

eetimes.itmedia.co.jp


前回に続き、CFETの講演部分です。2nm世代以降の候補となります。いやもっと先かも。

考え方はわりと単純で、pMOSの上にnMOSを重ねてCMOSを作ればシリコン面積を省ける、というものです。
もちろん構造は単純ではありません。かなり複雑です。


とりあえずはCMOSの基本セルを約半分にできるという、メリットを説明しております。


お手すきのときにでも、眺めていただけるとうれしいです。