EETimes Japan様から頂いておりますコラム「デバイス通信」を更新しました。
新シリーズ「 imecが語る3nm以降のCMOS技術」の第2回となります。
CMOSロジックの基本セル（スタンダードセル）を縮小する手法の変遷をたどっています。
3nm世代以降は、5nm世代まで使われてきたセル高さの低減（金属配線の本数（トラック数）を減らすことで高さを低くする）技術が適用困難になります。そこで3nm世代からは、金属配線の中で電源線と接地線を基板側に埋め込むことで、トラック数を減らすことが考えられています。「BPR」と呼ばれる技術です。
詳しくは記事をお読みいただけるとうれしいです。
