コラム「ストレージ通信」を更新。「埋め込みDRAMをハイエンドプロセッサの大容量キャッシュに使う」

EETimes Japan様から頂いておりますコラム「ストレージ通信」を更新しました。

フラッシュメモリサミット（FMS）の講演紹介の続きです。最終回となります。
技術調査会社で半導体チップの解析で知られるTechInsights。
同社でシニア技術フェローをつとめるJeodong Choe氏の講演概要です。
その第16回となります。

eetimes.jp

IBMとIntelのハイエンドプロセッサは4次キャッシュや3次キャッシュといった複層構成のキャッシュを採用しています。
ラストレベルのキャッシュはかなりの大容量となります。ここで埋め込みDRAM（eDRAM）を使うことで、SRAMキャッシュに比べてシリコン面積（記憶容量当たり）を削減しています。おおよそ、３倍～４倍の記憶密度（あるいは記憶容量）が見込めます。

詳しくは記事をお読みいただけるとうれしいです。

DRAM (Dynamic Random Access Memory) Process Flow (English Edition)