EETimes Japan様から頂いておりますコラム「デバイス通信」を更新しました。
新シリーズ「 imecが語る3nm以降のCMOS技術」の第12回となります。
前回に続き、CFETの講演部分です。2nm世代以降の候補となります。いやもっと先かも。
考え方はわりと単純で、pMOSの上にnMOSを重ねてCMOSを作ればシリコン面積を省ける、というものです。
もちろん構造は単純ではありません。かなり複雑です。
とりあえずはCMOSの基本セルを約半分にできるという、メリットを説明しております。
お手すきのときにでも、眺めていただけるとうれしいです。