Electronics Pick-up by Akira Fukuda

日本で2番目に(?)半導体技術に詳しいライターのブログ

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コラム「デバイス通信」を更新。「コンプリメンタリFET(CFET)でCMOS基本セルの高さを半分に減らす」

EETimes Japan様から頂いておりますコラム「デバイス通信」を更新しました。

新シリーズ「 imecが語る3nm以降のCMOS技術」の第12回となります。

eetimes.itmedia.co.jp


前回に続き、CFETの講演部分です。2nm世代以降の候補となります。いやもっと先かも。

考え方はわりと単純で、pMOSの上にnMOSを重ねてCMOSを作ればシリコン面積を省ける、というものです。
もちろん構造は単純ではありません。かなり複雑です。


とりあえずはCMOSの基本セルを約半分にできるという、メリットを説明しております。


お手すきのときにでも、眺めていただけるとうれしいです。