EETimes Japan誌に連載中のコラム「デバイス通信」を更新しました。
「福田昭のデバイス通信（26）：ARMから見た7nm CMOS時代のCPU設計（15）〜オンチップSRAMのスケーリング問題」
http://eetimes.jp/ee/articles/1505/29/news039.html
CPU設計の中身はロジック設計だけではありません。最近のCPUはキャッシュメモリを内蔵することがごく普通になっています。キャッシュメモリは普通、SRAM技術で実現しています。そこでCPU設計の将来を考えたときには、ロジックのスケーリングだけでなく、SRAMのスケーリングも問題になってきます。
SRAMのスケーリングは16/14nm世代までは、なんとか進みそうです。10nm世代以降はどうなるのか。ロジック同様にスケーリングの行方はまだ、完全には明確になっていません。
