VLSIシンポジウム直前レポート「VLSI技術シンポジウム編」

PC Watch様に国際学会「VLSIシンポジウム」の直前レポートを掲載していただきました。
始めはデバイス・プロセス技術の研究成果を披露する国際学会「VLSI技術シンポジウム」の直前レポートです。

昨年に続いてオンライン開催（バーチャルカンファレンス）となっております。
本来であれば昨年はハワイ、今年は京都で開催されるはずでした。
ワクチン接種による効果が期待通りに実現すれば、来年のハワイは久々にリアルイベントとなりそうです。

もちろんその前に、今年の技術開発状況を把握しなければなりません。

お手すきのときにでも、記事を眺めていただけるとうれしいです。

コラム「デバイス通信」を更新。「埋め込み電源配線の構造と材料選択」

EETimes Japan様から頂いておりますコラム「デバイス通信」を更新しました。

新シリーズ「 imecが語る3nm以降のCMOS技術」の第4回となります。

埋め込み電源/接地配線（BPR）技術のさらに続きです。
とりあえずは構造説明のための略語と記号があまりに多いので、一覧表を作りました。
この一覧は講演スライドにはありません。オリジナルです。

後半は材料選択です。銅（Cu）を選べないので、エッチングが可能なタングステン（W）やルテニウム（Ru）などが候補となります。

詳しくは記事をお読みいただけるとうれしいです。

EETimes Japan様から頂いておりますコラム「デバイス通信」を更新しました。

新シリーズ「 imecが語る3nm以降のCMOS技術」の第3回となります。

CMOSロジックの基本セル（スタンダードセル）を縮小するために、電源/接地線を基板側に埋め込む技術（BPR技術）の続きです。電源の安定化と、回路ブロックの縮小に寄与することが明らかになっています。

詳しくは記事を眺めていただけるとうれしいです。

EETimes Japan様から頂いておりますコラム「デバイス通信」を更新しました。

新シリーズ「 imecが語る3nm以降のCMOS技術」の第2回となります。

CMOSロジックの基本セル（スタンダードセル）を縮小する手法の変遷をたどっています。

3nm世代以降は、5nm世代まで使われてきたセル高さの低減（金属配線の本数（トラック数）を減らすことで高さを低くする）技術が適用困難になります。そこで3nm世代からは、金属配線の中で電源線と接地線を基板側に埋め込むことで、トラック数を減らすことが考えられています。「BPR」と呼ばれる技術です。

詳しくは記事をお読みいただけるとうれしいです。