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EETimes Japan様から頂いておりますコラム「ストレージ通信」を更新しました。
フラッシュメモリサミット（FMS）の講演紹介の続きです。
技術調査会社で半導体チップの解析で知られるTechInsights。
同社でシニア技術フェローをつとめるJeodong Choe氏の講演概要です。
その第6回となります。
中国の3D NANDフラッシュベンチャーYMTCの話題です。
「Xtacking（エクスタッキング）」技術によるシリコンダイを
パッケージから取り出して解析した写真があります。
YMTCが製品化した32層品と64層品の応用製品例（実例）も挙げています。
詳しくは記事をお読みいただけるとうれしいです。
EETimes Japan様から頂いておりますコラム「ストレージ通信」を更新しました。
フラッシュメモリサミット（FMS）の講演紹介の続きです。
技術調査会社で半導体チップの解析で知られるTechInsights。
同社でシニア技術フェローをつとめるJeodong Choe氏の講演概要です。
その第5回となります。
3D NANDフラッシュの記憶密度を高める手段はまず高層化、次に多値化です。
それ以外にも、いくつかの要素技術があります。
その1つがCMOS周辺回路とメモリセルアレイを積層する技術（CUA）です。
従来はCMOS周辺回路をメモリセルアレイに隣接してレイアウトしていました。
CUA技術では、メモリセルアレイの直下にCMOS周辺回路をあらかじめ作り込みます。
積層した部分のシリコン面積は、ほぼゼロとなります。
詳しくは記事をお読みいただけるとうれしいです。
EETimes Japan様から頂いておりますコラム「ストレージ通信」を更新しました。
フラッシュメモリサミット（FMS）の講演紹介の続きです。
技術調査会社で半導体チップの解析で知られるTechInsights。
同社でシニア技術フェローをつとめるJeodong Choe氏の講演概要です。
第4回となります。
3D NANDフラッシュメモリの高層化と多値化により、記憶密度がどのように向上していったかを説明しております。メモリセルアレイの断面を電子顕微鏡で観察した画像が圧巻です。
お手すきのときにでも、記事を眺めていただけるとうれしいです。
EETimes Japan様から頂いておりますコラム「ストレージ通信」を更新しました。
フラッシュメモリサミット（FMS）の講演紹介の続きです。
技術調査会社で半導体チップの解析を実施しているTechInsightsのシニア技術フェローをつとめるJeodong Choe氏の講演概要、その第3回となります。
今見ると、タイトルが失敗です（汗）。ふつうに「3D NANDフラッシュメモリの・・・」で良かった。
短縮する意味がありません。
それはともかくとして、3次元（3D）NANDフラッシュメモリの開発では、数多くのアイデアと試作シリコンが国際学会で発表されてきました。初期には今のような縦積みではなく、クロスポイントに近い平積みの試作シリコンもあったりします。開発成果の発表機関は大手ベンダーだけでなく、大学や中小ベンダーなどもあります。
お手すきのときにでも記事を眺めていただけると筆者が喜びます。
