Electronics Pick-up by Akira Fukuda

日本で2番目に(?)半導体技術に詳しいライターのブログ

コラム「ストレージ通信」を更新。「周辺回路とセルアレイを積層して3D NANDの密度をさらに高める」

EETimes Japan様から頂いておりますコラム「ストレージ通信」を更新しました。

フラッシュメモリサミット(FMS)の講演紹介の続きです。
技術調査会社で半導体チップの解析で知られるTechInsights。
同社でシニア技術フェローをつとめるJeodong Choe氏の講演概要です。
その第5回となります。


eetimes.jp


3D NANDフラッシュの記憶密度を高める手段はまず高層化、次に多値化です。
それ以外にも、いくつかの要素技術があります。
その1つがCMOS周辺回路とメモリセルアレイを積層する技術(CUA)です。
従来はCMOS周辺回路をメモリセルアレイに隣接してレイアウトしていました。

CUA技術では、メモリセルアレイの直下にCMOS周辺回路をあらかじめ作り込みます。
積層した部分のシリコン面積は、ほぼゼロとなります。


詳しくは記事をお読みいただけるとうれしいです。