Electronics Pick-up by Akira Fukuda

日本で2番目に(?)半導体技術に詳しいライターのブログ

コラム「ストレージ通信」を更新。「3D NANDフラッシュの製造歩留まりを高める2段階積層」

EETimes Japan様から頂いておりますコラム「ストレージ通信」を更新しました。

フラッシュメモリサミット(FMS)の講演紹介の続きです。
技術調査会社で半導体チップの解析で知られるTechInsights。
同社でシニア技術フェローをつとめるJeodong Choe氏の講演概要です。
その第8回となります。

3D NANDフラッシュの高層化に伴う製造の難しさの増加(あるいは製造歩留まりの低下)を緩和する技術を紹介しております。


eetimes.jp


NANDフラッシュ大手ではキオクシア-WD連合、SK hynix、Intel-Micron連合(96層まで)がすでに2段階の積層(2ティアー、2デッキなどと呼ばれます)技術を導入しています。Samsungだけは92層まで、導入せずにがんばっています。

詳しくは記事をお読みいただけるとうれしいです。