EETimes Japan様から頂いておりますコラム「デバイス通信」を更新しました。
シリーズ「 imecが語る3nm以降のCMOS技術」の第28回となります。
今回から最後のパートである「設計・製造協調最適化（DTCO）からシステム・製造協調最適化（STCO）へ」の講演部分を解説します。始めはDTCOです。
トランジスタ密度の向上、言い換えると技術世代ごとに同じトランジスタ数を約半分のシリコン面積を詰め込むことでCMOSロジックは集積度を向上させてきました。FinFETのような3次元形状のトランジスタが登場する以前は、集積度の向上は主に、加工寸法の微細化（ゲート寸法やゲートピッチなどの微細化）によって実現されてきました。
しかし3次元形状のトランジスタがCMOSロジックに採用されてからは、加工寸法の微細化と、ロジック基本セル（スタンダードセル）の縮小を併用することで、シリコン面積を半分に縮小しています。このときに不可欠と言ってよいのが、DTCOです。半導体チップを試作する以前の段階で、最適なパラメータ（設計ルールとプロセス条件）を見つけ出します。
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