EETimes Japan様から頂いておりますコラム「デバイス通信」を更新しました。
新シリーズ「 imecが語る3nm以降のCMOS技術」の第16回となります。
前回に続いてシーケンシャルCFETの製造プロセスを扱っています。
今回はトップ側の製造プロセスにおける温度条件（最高で550℃が望ましい）がテーマです。
トップ側のプロセス温度が高いと、ボトム側のデバイスが劣化してしまう。これを防ぐためにプロセス温度を下げなければならない。
詳しくは記事をお読みいただけるとうれしいです。
コラム「デバイス通信」を更新。「次々世代のトランジスタ「シーケンシャルCFET」の製造プロセス」
EETimes Japan様から頂いておりますコラム「デバイス通信」を更新しました。
新シリーズ「 imecが語る3nm以降のCMOS技術」の第15回となります。
コンプリメンタリFET（CFET）の製造プロセスの続きです。
シーケンシャルCFETの課題（ウエハー貼り合わせ界面における欠陥の発生）を扱っております。
お手すきのときにでも、記事を眺めていただけるとうれしいです。
コラム「セミコン業界最前線」を久々に更新。「キオクシアがNANDフラッシュで6ビット/セルの超多値記憶を確認」
PC Watch様から頂いておりますコラム「セミコン業界最前線」を更新しました。
ここのところ、新しいコラムを開発しておりまして。コラム開発の膨大な時間がかかってしまい、「セミコン業界・・・」の記事に取りかかれずにおりました。
3D NANDフラッシュメモリの高密度化を支える重要な技術「多値記憶」の新たなブレークスルーです。
5bit/セルが製品化していない段階であるにもかかわらず、キオクシアが6bit/セルの動作に成功しました。
といってもこれには仕掛けがあるのですが。
詳しくは記事をお読みいただけると、うれしいです。
コラム「デバイス通信」を更新。「次々世代のトランジスタ「モノリシックCFET」の製造プロセス」
EETimes Japan様から頂いておりますコラム「デバイス通信」を更新しました。
新シリーズ「 imecが語る3nm以降のCMOS技術」の第14回となります。
CFETの製造プロセスを扱っております。最初はモノリシック構造です。
お手すきのときにでも、記事をおよみいただけるとうれしいです。
