EETimes Japan様から頂いておりますコラム「デバイス通信」を更新しました。
新シリーズ「 imecが語る3nm以降のCMOS技術」の第9回となります。
今回はpチャンネルとnチャンネルのトランジスタ対（ペア）を製造する工程（ステップ）を説明しています。
トランジスタ構造はかなり複雑で、ステップ数はかなりの量に上ることが伺えます。
imecはナノシート構造のプロセスにちょっとだけ追加して変更したものというニュアンスで説明しておりますが、ナノシート構造のプロセスそのものがかなり複雑です。
筆者はフィンFET（FinFET）まではトランジスタの断面図を見て、プロセスのフローをある程度は想像できたのですが。
ナノシート構造の断面図を見たときは、正直言ってお手上げでした。想像がつかないんですよ。あちゃー。
ナノシート構造を国際学会で初めて見たときにimecは講演で、プロセスフローのアニメーションがプレゼンしました。ところがアニメを見てもステップが多すぎて覚えられないという。
なんといいますか犠牲層（あとでくり抜く層）とか、ハードマスクとか、サイドエッチとか、エピタキシャル成長とか、自己整合パターニングとか、原子層成膜とか、原子層エッチングとか・・・・。
正直、微細化ではFinFETを限界まで延命したくなります。GAA（ナノシート）FETだとプロセスコストが跳ね上がりそうでコワイ。フォークシートはもっとコワイ。
詳しくは記事をお読みいただけるとうれしいです。
