EETimes Japan誌で連載しておりますコラム「デバイス通信」を更新しました。
「ARMが語る最先端メモリ」の第5回です。
「ARMが語る、最先端メモリに対する期待（5）：CPUアーキテクチャの基礎」
http://eetimes.jp/ee/articles/1603/02/news034.html
5段パイプラインのRISC CPUを例に、パイプライン動作を解説しています。パイプラインの段数を増やすほどクロック周波数を上げやすくなるので、ARM CPUでも確か10段くらいの長大なパイプラインを採用していた時期があったかと思います。
ですが、基本動作の理解には、5段くらいのパイプラインがちょうど良いですね。あと、最近はクロック周波数を控えめにしてマルチコアで消費電力を増やさずに性能を上げる設計が主流なので、パイプラインをあまり長くしても意味はないように感じます。
今年のARMシリーズは、前年のARMシリーズと違ってかなり平易な内容となっています。あまり優しすぎてプロフェッショナルには物足りないかもしれません。そろそろ、難しく堅くなることを期待しております。←オイ
それはそうと、今年の確定申告はちょっと、いや、かなり大変でした。パソコンが切り替わっていたので青色申告ソフトウェアとデータを移行しなければならず。例によって移行に伴うトラブルが発生したり。一時はどうなることかと焦りました。なんとか2月中に完了させることができてほっとしております。
