将来の半導体製造を睨んだ設計を解説するシリーズも、いよいよ大詰めです。
「ARMから見た7nm CMOS時代のCPU設計（19）〜微細化なしで小型化を達成する3次元技術」http://eetimes.jp/ee/articles/1506/11/news025.html
3次元技術とか大げさに書いてますが、要するにシリコンダイの積層ですね。
横方向に微細化する代わりに、縦方向に積む。結果として集積密度が上がる。
シリコンダイの積層は新しい技術ではなく、枯れた技術です。実績も豊富です。ただし、積層したシリコンダイを接続する技術としてTSVが登場したことで、再注目されています。TSV技術を駆使すると積層可能な枚数が多くなるのと、実装密度が上がることが大きな理由です。と言っても製造コストも上がってしますのですが（苦笑）。
モノリシックに回路を積層する技術も研究されています。しかしこちらも製造コストの上昇が大問題です。
結局、既存のシリコンダイ積層とワイヤボンディング接続が強いまま、主役でありつづけるかもしれません。
