Electronics Pick-up by Akira Fukuda

日本で2番目に(?)半導体技術に詳しいライターのブログ

コラム「デバイス通信」を更新。「2層上下の配線層をダイレクトに接続する「スーパービア」の課題(前編)」

EETimes Japan様から頂いておりますコラム「デバイス通信」を更新しました。

シリーズ「 imecが語る3nm以降のCMOS技術」の第26回となります。
第21回以降は、3nm以降のCMOSロジックに対応した多層配線技術を解説しています。

2層離れた配線層(例えばM1とM3)をダイレクトに接続するスーパービアの開発が進められています。
ビア抵抗の削減が主な目的です。

ただし、スーパービアにはいくつかの課題があります。                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                             
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特に大きな課題は、スーパービアが中間の配線層をブロックし、レイアウトを阻害するという問題です。
詳しくは記事をお読みいただけるとうれしいです。

コラム「デバイス通信」を更新。「多層配線のビア抵抗を大幅に低減する「スーパービア」」

EETimes Japan様から頂いておりますコラム「デバイス通信」を更新しました。

シリーズ「 imecが語る3nm以降のCMOS技術」の第25回となります。
第21回以降は、3nm以降のCMOSロジックに対応した多層配線技術を解説しています。
前回から、多層配線に不可欠なビア電極技術を取り上げます。
ビア電極は通常、上下に隣接する配線層を接続するのですが、
最先端ロジックの多層配線は1層ごとに平行配線が直交するようなレイアウトが多い。
このため、2層離れた(例えばM1とM3)を接続するビアが必要とされています。

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従来は1層ずつのビアで2層を接続していました。
しかしビアは配線に比べると抵抗が高いので、ビアが2個あるとかなりの高抵抗となります。
そこで2層上下の配線をダイレクトに接続する「スーパービア」を開発中です。

詳しくは記事をお読みいただけるとうれしいです。

コラム「デバイス通信」を更新。「多層配線の高密度化を支えるビア電極の微細化」

EETimes Japan様から頂いておりますコラム「デバイス通信」を更新しました。

シリーズ「 imecが語る3nm以降のCMOS技術」の第24回となります。
第21回以降は、3nm以降のCMOSロジックに対応した多層配線技術を解説しています。
今回から、多層配線に不可欠なビア電極技術を取り上げます。

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多層配線では、配線そのものよりも配線層間を接続するビア電極の方が製造が難しいのが一般的です。
電流集中があるのでエレクトロマイグレーションが起こりやすい、細い孔に金属を埋め込むので抵抗が上昇しやすい、といった課題があります。

詳しくは記事をお読みいただけるとうれしいです。

コラム「デバイス通信」を更新。「高アスペクト比、バリアレス、エアギャップが2nm以降の配線要素技術」

EETimes Japan様から頂いておりますコラム「デバイス通信」を更新しました。

シリーズ「 imecが語る3nm以降のCMOS技術」の第23回となります。
前々回から次世代の多層配線技術を解説しています。3nm以降のCMOSロジック技術ノードに対応した技術となります。

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次世代の多層配線技術である、ルテニウム(Ru)金属を配線層とビア電極に使う技術を説明しています。
微細化ロードマップと配線層および絶縁層の進化を示しております。

微細化するにつれて配線層のアスペクト比(AR比)が上昇し、絶縁層は低誘電率絶縁膜(比誘電率では3.0前後)からエアギャップ(比誘電率は1.00)へと変化します。

詳しくは記事をお読みいただけるとうれしいです。


コラム「デバイス通信」を更新。「高融点金属の多層配線技術が2nm以降のCMOSを実現」

EETimes Japan様から頂いておりますコラム「デバイス通信」を更新しました。

シリーズ「 imecが語る3nm以降のCMOS技術」の第22回となります。
前回から多層配線技術を解説しています。

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銅(Cu)配線の限界に備えた、次世代配線技術の有力候補を挙げています。

imecではルテニウム(Ru)が有力と考え、「セミダマシン」と呼ぶ技術を開発中です。


詳しくは記事をお読みいただけるとうれしいです。


2010年発行。最近は古い本しか見つかりません。悲しい。

コラム「デバイス通信」を更新。「3nm以降のCMOSロジックを支える配線技術」

EETimes Japan様から頂いておりますコラム「デバイス通信」を更新しました。

シリーズ「 imecが語る3nm以降のCMOS技術」の第21回となります。今回から多層配線技術がテーマとなります。


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技術ノードの寸法名が7nm、5nm、3nm、2nmと縮小していくのに対し、多層配線のピッチ(MP)はあまり縮みません。
微細化が鈍化してきています。銅配線に限界が見え始めており、代替金属の配線開発が本格的に進んでおります。


詳しくは記事をお読みいただけるとうれしいです。