2021-09-22

コラム「デバイス通信」を更新。「2層上下の配線層をダイレクトに接続する「スーパービア」の課題（前編）」

EETimes Japan様から頂いておりますコラム「デバイス通信」を更新しました。

シリーズ「 imecが語る3nm以降のCMOS技術」の第26回となります。
第21回以降は、3nm以降のCMOSロジックに対応した多層配線技術を解説しています。

2層離れた配線層（例えばM1とM3）をダイレクトに接続するスーパービアの開発が進められています。
ビア抵抗の削減が主な目的です。

ただし、スーパービアにはいくつかの課題があります。　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　
eetimes.itmedia.co.jp

特に大きな課題は、スーパービアが中間の配線層をブロックし、レイアウトを阻害するという問題です。
詳しくは記事をお読みいただけるとうれしいです。

2021-09-16

コラム「デバイス通信」を更新。「多層配線のビア抵抗を大幅に低減する「スーパービア」」

EETimes Japan様から頂いておりますコラム「デバイス通信」を更新しました。

シリーズ「 imecが語る3nm以降のCMOS技術」の第25回となります。
第21回以降は、3nm以降のCMOSロジックに対応した多層配線技術を解説しています。
前回から、多層配線に不可欠なビア電極技術を取り上げます。
ビア電極は通常、上下に隣接する配線層を接続するのですが、
最先端ロジックの多層配線は1層ごとに平行配線が直交するようなレイアウトが多い。
このため、2層離れた（例えばM1とM3）を接続するビアが必要とされています。

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従来は1層ずつのビアで2層を接続していました。
しかしビアは配線に比べると抵抗が高いので、ビアが2個あるとかなりの高抵抗となります。
そこで2層上下の配線をダイレクトに接続する「スーパービア」を開発中です。

詳しくは記事をお読みいただけるとうれしいです。